Akcelerace neuronových sítí v FPGA
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
B
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
Tato práce se zabývá problematikou akcelerace výpočtu neuronových sítí skrze jejich implementaci v programovatelných hradlových polích FPGA. Práce představuje dvě různé hardwarové implementace neuronových sítí, které porovnává mezi sebou a s volně dostupnou softwarovou implementací. Dále práce představuje nástroje usnadňující VHDL implementaci neuronových sítí.
This thesis deals with an acceleration of neural networks, which are implemented into the fi eld programmable gate arrays. Two di fferent hardware implementation are presented and compared with each other and confronted with the software implementation. The tools for easy implementation of neural networks in FPGAs are introduced.
This thesis deals with an acceleration of neural networks, which are implemented into the fi eld programmable gate arrays. Two di fferent hardware implementation are presented and compared with each other and confronted with the software implementation. The tools for easy implementation of neural networks in FPGAs are introduced.
Description
Citation
KRČMA, M. Akcelerace neuronových sítí v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2012.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Informační technologie
Comittee
doc. Ing. Zdeněk Kotásek, CSc. (předseda)
doc. Ing. Jiří Kunovský, CSc. (místopředseda)
doc. Ing. Peter Chudý, Ph.D., MBA (člen)
Ing. Petr Matoušek, Ph.D., M.A. (člen)
Ing. Aleš Smrčka, Ph.D. (člen)
Date of acceptance
2012-06-12
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm " B ". Otázky u obhajoby: Byl proveden optimalizovaný návrh architektury pro výpočet funkce y = b*x + c, nebo jste použil pouze VHDL operátor násobení a spoléhal na využití DSP bloků?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení