Návrh vícejádrového procesoru ve VHDL
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
V rámci práce byl navrhnut a v jazyce VHDL implementován jednoduchý multiprocesor podporující paralelní zpracování programové úlohy. Byla navržena a realizována universální transparentní generická propojovací vrstva určená k připojení libovolného počtu procesorových jader ke sdílenému adresovému prostoru pomocí arbitrované sběrnice. Každému z jader je v rámci vrstvy přidělena vyrovnávací paměť volitelných vlastností. V systému je řešen problém paměťové koherence pomocí protokolu MSI. Dále je dána k dispozici přímá i nepřímá podpora synchronizace. Za účelem ověření činnosti bylo navrženo a realizováno jednoduché procesorové jádro jehož kopie byly spojeny propojovací vrstvou. Funkčnost systému byla ověřena na testovacích úlohách, přičemž bylo prokázáno zrychlení. Celý systém byl odzkoušen na čipu Virtex6.
The objective of the thesis is to design and implement in the VHDL language a simple multiprocessor supporting parallel computing. Furthemore, the author has designed and realized universal transparent generic interconnection layer with the objective to connect any given number of processor cores to shared address space using arbitrated bus. Parametrized cache has been allocated to each core in the layer. MSI protocol was used to deal with the issue of memory coherence of the implemented system. Direct and indirect synchornisation support is available to the user. In order to verify the functionality of the system, simple processor core has been designed and implemented, and its copies were connected to the interconnection layer. Various testing programmes have been used to verify the functionality of the system, which also confirmed that the acceleration of computing has been achieved successfully. Virtex6 chip has been used to test the whole system.
The objective of the thesis is to design and implement in the VHDL language a simple multiprocessor supporting parallel computing. Furthemore, the author has designed and realized universal transparent generic interconnection layer with the objective to connect any given number of processor cores to shared address space using arbitrated bus. Parametrized cache has been allocated to each core in the layer. MSI protocol was used to deal with the issue of memory coherence of the implemented system. Direct and indirect synchornisation support is available to the user. In order to verify the functionality of the system, simple processor core has been designed and implemented, and its copies were connected to the interconnection layer. Various testing programmes have been used to verify the functionality of the system, which also confirmed that the acceleration of computing has been achieved successfully. Virtex6 chip has been used to test the whole system.
Description
Citation
NOVOTNÝ, J. Návrh vícejádrového procesoru ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2010.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Počítačové systémy a sítě
Comittee
prof. Ing. Václav Dvořák, DrSc. (předseda)
prof. Ing. Miroslav Švéda, CSc. (místopředseda)
doc. Ing. Radek Burget, Ph.D. (člen)
doc. Ing. Vladimír Janoušek, Ph.D. (člen)
doc. Ing. Zdeněk Kotásek, CSc. (člen)
Prof. Ing. Jaromír Krejčíček, CSc. (člen)
Date of acceptance
2010-06-24
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na dotazy členů komise. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené dotazy rozhodla práci hodnotit stupněm " A ".
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení