플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로Timing-error tolerant flip-flop using modified clock
마스터-슬레이브 플립플롭, 상기 마스터-슬레이브 플립플롭에 입력되는 데이터를 기초로 에러신호를 생성하는 데이터 변이 감지부, 및 구동클럭이 반전된 형태의 반전클록과 상기 에러신호를 OR 연산함으로써 마스터-클록을 생성하는 마스터-클록 생성부를 포함하는 플립플롭을 공개한다. 상기 데이터 변이 감지부는, 상기 데이터의 변이가 감지되면 상기 에러신호로 하여금 미리 결정된 제1시간 동안 로지컬 하이값을 갖도록 구성되어 있고, 상기 마스터-슬레이브 플립플롭의 슬레이브-클록 입력단자에는 상기 구동클록이 입력되고, 마스터-클록 입력단자에는 상기 마스터-클록이 입력된다.
- Assignee
- 한국과학기술원
- Country
- KO (South Korea)
- Application Date
- 2018-04-02
- Application Number
- 10-2018-0038293
- Registration Date
- 2019-11-20
- Registration Number
- 10-2049093-0000
- Appears in Collection
- BiS-Patent(특허)
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